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為何使用第三類半導體功率元件的電源轉換器(Power Converter)，須面對更嚴重的EMI問題挑戰?
本文始於2022年，介紹第三類半導體電源轉換器的EMC技術，並以2022R1 Q3D/Maxwell做示範。
電源轉換器的EMC設計
2.2 Changes Noise Characteristics at "Source"
2.3 Reduce Switching Path Enclosed Area
問題與討論
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半導體第一代材料是矽(Si)，矽的帶隙(band gap)寬約是1.17eV；第二代材料是砷化鎵(GaAs)，是現今絕大部分通信設備的材料；第三代材料是指帶隙寬在2.3eV及以上的半導體材料。SiC(Silicon carbide, 碳化矽)的帶隙寬為3.26eV，GaN(Gallium nitride, 氮化鎵)的帶隙寬為3.5eV，因此成為功率或射頻元件的新材料。
GaN與SiC這兩種寬能隙(wide band gap)半導體，因比傳統半導體材料矽的帶隙要寬的多，擁有高功率、耐高溫、高崩潰電壓、高電流密度、高頻特性，使晶片面積可大幅縮小，簡化周邊電路設計，是5G、電動車、高功率應用(如快速充電)、雷達等重要關鍵元件。[1]
如果用門做比喻，用矽做的半導體，就像是用木頭做的木門，輕輕一拉就能打開(從絕緣變成導電)。用第2代或第3代化合物半導體就像是鐵門，甚至金庫的大門，需要很大的力氣，要施加大的電壓，才能讓半導體材料打開大門，讓電子通過。因此，要處理高電壓、高頻訊號，或是在訊號的轉換速度上，第3代半導體都優於傳統的矽。[2]
SiC及GaN在晶體成長、磊晶、元件設計及製作上都具有很大的挑戰，這也是當今第三代半導體尚未能普及化的原因。
一般來說，以耐受電壓600~650伏特為界，高於此一區間的應用會以SiC為主；低於此一區間的市場則會是GaN的主戰場。就個別應用來說，SiC最重要的應用會是電動車、軌道運輸與電動車充電站；GaN 最重要的應用則是消費性電源，其次是電動車與不斷電系統(UPS)等。[3]
以下圖表很好的說明Si、SiC與GaN間的特性差異 [4][5]
- 電源轉換器的EMC設計 [7]
2.1 Identify the Requirements
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第三代半導體(SiC, GaN)功率元件的Ron與C (Cgs, Cgd)都明顯比第一代半導體(Si)功率元件來的小[8]，雖然因此切換速度與功率轉換效率提升，但EMI問題也變得更嚴重。應驗了"天下沒有白吃的午餐"這句話。
VBR：breakdown voltage
Case1 : 切換頻率fsw1，導通時間tr1
Case2 : 切換頻率fsw1，導通時間較快tr2 < tr1
Case3 : 切換頻率較高fsw2 > fsw1，導通時間tr2，另外多考慮因寄生電感引入的電壓震盪fres (voltage ringing frequency)
從上圖可以清楚看出升高切換頻率、導通時間較快、增加因寄生電感引入的fres在頻譜上的影響，這三者都會使EMI變差，而在第三代半導體功率元件的使用情境，這三個影響因素通通會發生。
所有的Switching Power Supply都可以在頻域上，看到如上圖case3在fres上凸出像小山形狀的頻率成份。關鍵是要量功率電感與與功率開關的連接點(Lx)電壓，再轉頻域看。[9]
因為使用第三代半導體功率元件而EMI挑戰變大的報告不勝枚舉[10]
既然我們就是要用第三代半導體功率元件的優勢(高頻、高速、高功率)，從2.2的式子來看
E 正比於 f2*1/r *I*A
f要高，I也要大，那要解EMI問題可以下手的地方就剩縮小迴路面積A。這幾年有很多論文在談這議題，我們接著來介紹。
增加Rg雖然可以改善overshoot/EMI，但會增加switching loss，故增加Rg只能算是trade-off [11]
也有在功率封裝內加去耦電容的研究[13]
- 上下臂的迴路面積最佳(小)化 [12][13]
- 多層板迴路面積最佳化設計 [14]
以一個單相H-bridge inverter (DC-AC)說明，下圖所示分別為IGBT開關T1、T2的關閉程序。
如果不是電力電子背景的，也許您不知道：轉換器(Converter)指的是DC-DC，逆變器(Inverter)指的是DC-AC。
這也就是為什麼下圖的電路運作要設計成IL在(a)-(d)是往右流，但(e)-(h)卻是往左流。
以T2開關的關閉程序來說，輸出的負載電流IL會從一開始流經T2 IGBT，到最後改流經T1的飛輪二極體。整個開關關閉程序如下圖(e)-(h)所示。
單相H-bridge inverter (DC-AC) 還有另外一組操作狀態如下
若兩個操作狀態的電流交換迴路(Current Commutation Loop) CCL1、CCL2的寄生電感分別是L1=Ls+Lbusbar1、L2=Ls+Lbusbar2，則對Vp1、Vp2各貢獻了L1*dI/dT、L2*dI/dT的電壓過衝(overshoot, ringing)。
要改善開關切換時的電壓過衝，就必須適當地設計佈局與疊構以縮小CCL1、CCL2的迴路寄生電感。然而CCL1、CCL2這兩個非對稱迴路常會導致貢獻的寄生電感Lbusbar1、Lbusbar2不同，可能導致CCL2這一臂的電壓過衝較大，需要選擇較大散熱片或耐壓較高的開關元件，否則會有超出SOA(safe operating area)的問題。
因此，不同的切換式電源供應器，針對其不同的電路切換方式所造成的不同CCL，需要想出可以讓CCLs寄生電感都最小的最佳設計方式，而這又分兩層板、三層板與多層板的條件下來討論。
5.1 兩層板
先對兩層板疊構的高度(d)與via距離(s)做參數化掃描，定性定量地觀察其變化趨勢：
觀察上圖模擬結果：
CCL長度s增加一倍，Loop L增加0.3倍 (show as (a))
CCL層間距離d增加一倍，Loop L增加0.8倍 (show as (b))
可以因此說：設計上關注減少d比減少s重要嗎?? No. refer to 6.1 為何不論是用Q3D或Maxwell做出來的都跟paper所示不同?? refer to
6.25.2 三層板
相對於兩層板，這新插入的第三層，可以是在原有的兩層之外或兩層內部。
若CCL1表示高度d的CCL，CCL2表示高度2d+T的CCL，CCL2貢獻的寄生電感會遠大於CCL1。
而實際的三層板所形成CCL，可能只含有CCL1或CCL1+CCL2兩種都有
只要能確保S2<<S1，就算同時有CCL1+CCL2， CCL2的影響也可以忽略。
5.3 多層板
以下是[14]整理的一些已有做法，元件都放在同一層，這就凸顯了[12]把元件放上下不同層的創新性。
所需的層數可說與轉換器的連接點有關，Buck converter, half-bridge, and single-phase/ three-phase H-bridge inverter有三個連接點(two dc-input nodes and one output node)，故用三層板的金屬層分別是OUT layer、-DC layer、+DC layer。
最外層可以分成兩塊(split two plates side-by-side)，這是個效能與成本兼具的好做法。但須注意splited plates會增加CCL的寄生電感。
- 問題與討論
6.1 本文5.1所示的[14] Fig.4，為何不能總結說設計上關注減少d比s重要?
Ans：當s值大時，d的影響會變大，同理當d值大時，s的影響也會變大。兩參數彼此對CCL的寄生電感影響是相互加乘的(loop area = s*d)，兩參數都很重要。
- 參考
Power System Categories IEC 61800-3-2
Electromegnetic Classic IEC 61000-2-4
2.2 Changes Noise Characteristics at "Source"
許多的EMC對策，可以從以下這式子去發想
2.3 Reduce Switching Path Enclosed Area
2.4 Zoning
一開始定義清楚Sources, Coupling Paths, Victims非常非常重要
分類分區配置處理
適當的接地佈局
2.5 Cabling
Cable一樣要分類分區配置
2.6 Grounding
2.7 Improve the Immunity of Receptor
每個接縫、孔隙、纜線接入都須小心處理
2.8 Break the Coupling Path
因為掃描d時固定s=75mm(較大)，掃描s時固定d=2mm(較小)，所以光看結果所呈現的趨勢很容易誤以為CCL的寄生電感值隨d變動較敏感，其實非也。
6.2 本文5.1所示的[14] Fig.4，用Maxwell或Q3D做何者較合適?差異在哪?原因為何?
Ans：您如果試著想以Maxwell做出[14] Fig.4的結果，可能怎麼都做不出來，甚至用Q3D也做不出來。
主因是該論文並未說明使用的過孔(via)半徑多少，也未說明Fig.4 (a) s = 25mm ~ 150mm當下的d是取多少? Fig.4 (b) d = 1mm ~ 4mm當下的s是取多少? 所以無法重現該論文的模擬結果也不用太糾結，但整體來說這還是一篇很好的論文。
雖然[13]是以ANSYS Maxwell做的，但若要抽取PCB寄生效應，推薦還是用Q3D，因為後者才可以同時考慮RLGC所有真實的寄生效應，甚至輸出寬頻的S參數模型。另外，Maxwell用eddy solver (solver inside的技術)若要解到AC region (skin effect)並確保RL準度是很困難的(需增設"skin depth" mesh operation，並且air box要夠大)，相比於Q3D同時有DC RL solver與AC RL solver，後者求解所需的時間與硬體資源可降低數十倍(求解效率增加數十倍)。
本文所附範例以Maxwell與Q3D在相同結構下可以得到一致的AC L結果(後者速度會快很多)，有興趣的讀者可以自行體驗。
[1] 第三代半導體
[2] 白話解析第三代半導體
[4] José Millán, "A Survey of Wide Band Gap Power Semiconductor Devices", IEEE Transactions on Power Electronics , Volume: 29, Issue: 5, May 2014.
[6] Todd H., "Ignore the App Notes! Here's How to Layout DC/DC Converters in Automotive Circuit Board". 2020 EMCSIPI Workshops
[7] Ilknur Colak, "EMC Design Issues for Power Electric Converter", 2021 EMCSIPI Workshops.
[8] Boyi Zhang, "A Survey of EMI Research in Power Electronics Systems with Wide-Bandgap Semiconductor Devices", IEEE J. of Emerg. and Sel. Toptic in Power Electron., vol. 8, no. 1, March 2020.
[9] Han-Nien Lin, Ting-Hao Yeh, "Root Cause Analysis and Defect Ground Effect of EMI Problem for Power Electronics", EMC Sapporo & APEMC 2019.
[10] Michael Schutten, "EMC Compliance Techniques for Silicon Carbide (SiC) Power Converters", 2021 EMCSIPI Workshops.
[11] Victor Dos Santos, " Trade-off between losses and EMI issues in three-phase SiC inverters for aircraft applications", 2017 IEEE International Symposium on Electromagnetic Compatibility & Signal/Power Integrity (EMCSI).
[12] Wenjie Chen, "Wide Band Gap Devices and its related EMC issues in power electronics", 2021 EMCSIPI Workshops.
[13] Boyi Zhang, "An Overview of Wide Bandgap Power Semiconductor Device Packaging Techniques for EMI Reduction", 2018 IEEE Symposium on Electromagnetic Compatibility, Signal Integrity and Power Integrity (EMC, SI & PI). (推薦)
[14] Cai Chen, Xuejun Pei, "Investigation, Evaluation, and Optimization of Stray Inductance in Laminated Busbar", IEEE Trans. on Power Electron., 2014. (推薦)
[15] Zhengyang Liu, Fred C. Lee, "Package Parasitic Inductance Extraction and Simulation Model Development for the High-Voltage Cascode GaN HEMT", IEEE Trans. on Power Electron., vol. 29, Apr. 2014.
[16] What is "DrMOS"?